Quién soy

Foto Màrius Me llamo Màrius Montón. Soy Doctor en Informática por la Universidad Autónoma de Barcelona (UAB). Tambien tengo un Máster en Microelectrónica y Sistemas Electronicos  y el titulo de Ingeniero Informático por la misma universidad. Soy co-fundador de IoT Partners, ingeniería y consultoría centrada en el Internet de las Cosas. Anteriormente trabajé como responsable del departamento de Inovación  en WorldSensing. Antes estuve como ingeniero Firmware en la misma empresa.  Estuve muchos años trabajando como Ingeniero en CEPHIS en la UAB. También trabajo como profesor asociado en esa universidad. Además, también trabajo con GreenSocs actualmente como consultor, en su momento como desarrollador de  soluciones basadas en TLM-2.0 para empresas del sector ESL. Proyectos realizados con GreenSocs:

  • Implementación del SystemC Bridge para Simics (Virtutech).
  • Añadir soporta para checkpoint & restore a SystemC e integrarlo en el SystemC Bridge de Simics.
  • Modelo de SoC en SystemC usando QEMU como ISS (link).

Aquí mi presentación de tesis:

[slideshare id=6253011&doc=presentaciophd-101220042157-phpapp01]
Ver más presentaciones de Màrius. Y aquí mi tesis (PDF).
Mis proyectos actuales son:
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1 Comment

  1. Janos VEGH
    Posted martes, 25 diciembre 2018 at %H:%M 09Tue, 25 Dec 2018 21:26:52 +000052. | Permalink

    Dear Marius,
    I have just found your RISC-V SystemC simulator and I want to know whether you are interested in a very challenging project. I want to submit in January a FET-Open project for elaborating principles of a new computing paradigm and some details of electronic implementation.
    All present processors (including RISCV) are implemented in single-processor approach, which has its performance limitations, and those limitations strongly limit their utilization performance in many-processor systems. My idea is to extend Neumann’s paradigm to many processors. I have a SystemC RTL(hybrid) simulator with Y86 cores (this enlightens adding new instruction types and registers) which works and shows the advantages of the approach.
    Anyhow, I want to continue and I want to use elements of your implementation in the future, because of the popularity of RISCV and because I want to go to TLM level.
    If you are interested, I can send some details.
    My simulator works much similar to yours: the execution of the Y86 instruction is simulated on ISA level, with simulating the execution time. However, the cooperation of the cores is simulated (nearly) in a cycle accurate way, using event-driven operation.
    Your work would be to convert the simulator from Y86 cores to RISCV cores, as well as to convert RISCV from segregated processor to multicore-aware one.

    Best regards

    Janos

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